Вопросы по ПЛИС (PLD)

[WolfTheGrey]

Добрый день. Расскажите пожалуйста о ПЛИС.
Прочитал на сайте о плисах, вроде понравилось... Только непонятно, что такое вентиль? И 32 вентиля это сколько? По мне так вот вентиль:


и добавил...
Допустим такую схемку воплотить кранов хватит?

(Извините, но у Вас нет доступа в Галерею)
И второе: на чем проектируете схемы? То рекомендуемая графическая среда ISE Webpack в сборке с другими прогами весит 600мб. Я со своим инетом 3 месяца выкачивать буду, если связь не прервется.

и добавил...
И как этот программатор подключить к юсби

[smarold]

WolfTtheGrey, тебе троллить по сайту не надоело?

[kotofey]

Настойчиво рекомендую следить за версткой сообщений, мнемоникой названий и блин грамматикой с правописанием.
Иногда посты бывает просто противно читать из-за безобразного размещения информации.

А теперь по теме. Шутку про вентили допустим оценили, но теперь прочитай все еще раз про вентили и прочее (это как бы устоявшаяся терминология, угу англицкий язык понимаешь, valve и прочее).
В чем мякотка PLD - не надо городить неимоверную логику на операх. Все набивается в прошивку ПЛИС, и все, красота, прогрессивность, просвещение.

[WolfTheGrey]

А теперь по теме. Шутку про вентили допустим оценили, но теперь прочитай все еще раз про вентили и прочее (это как бы устоявшаяся терминология

Вентиль это д тригер, или защелка, как бы понятно, но не понятно как 144 вентиля хватает обработать юсби запросы. На ютубе нашел ролики как работать с плис и программой.
Нарисую схему в  ISE Webpack, и посмотрю какая плиска ее потянет.


Еще загвоздка в том, что плис всего раз понадобиться, ну и поиграться с ней. Вот и обращаюсь к вам опытным, как по минимуму затратиться. чтоб не получилось как с микроконтралерами атмел. Всего и вся закупил... толсенные книги выучил. А в реале: окулистам сделал на светодиоде вспышку по таймеру для засвета сечатки глаза. Я буду рад, если авр-дракон распознает плис, в ней тоже jtag есть.

ps:

тебе троллить по сайту не надоело?

не судите меня строо, я всего лишь штукатур- маляр. По образованию повар бетонщик.

[blindman]

посмотрю какая плиска ее потянет

Да там "на глаз" можно прикинуть. 64 регистра - 64 элемента, и грубо еще с десяток на логику.

[dimitry]

Алексей, вот ссылка, Lexus расписал всё для начала, нарисуешь схему и квартус покажет сколько ячеек надо.http://forum.cxem.net/index.php?showtopic=94704 по програматору не знаю, делал на FTDI http://www.marsohod.org/index.php/howtostart/progmbftdi парни и драйвер написали для квартуса. В целом плис класная штука, при нехватки времени на изучение языка можно нарисовать схему, конечно простую, но для замены корпусов логики плюс удобство разводки печатной платы идеальный вариант.

[blindman]

С программатором для ПЛИС Altera проблем никаких, USB blaster можно за 10 долларов купить

[WolfTheGrey]

Что то не могу найти документацию по распиновке EPM570T100I5N. Нахожу лишь рекламу maxII, либо устройство ядра плисины. А как ее подключать, где у нее jtag выводы - ни слова.

[blindman]

Первая ссылка в гугле по запросу epm570
http://www.altera.com/literature/dp/max2/epm570.pdf

[WolfTheGrey]

Подскажите название книжки VHDL для чайников. Я так понял все книги которые я скачивал подразумевают, что уже должен знать язык программирования АДА.

[WolfTheGrey]

Оказывается использую лишь 12%  макроячеек кристалла. Возможно ли вписать в плисину алгоритм src4392? Пока не понимаю как ее научить определять частоту fs.

[blindman]

как ее научить определять частоту fs.

Единственно возможным способом - сравнивать с частотой опорного генератора. 2 счетчика, один работает от опорного генератора, второй от Fs. Когда первый досчитал до N, смотрим что во втором.

[WolfTheGrey]

Вам проще, вы умные. Пол дня потратил, но кое что получил. Опорную частоту(24576) поделить на 128 и получим 192. В общем по положительному полупериоду lrclk считывать сколько насчитает частотка/128. Если 1 то 192кгц, если 2 то 96кгц, если 4 то 48кгц.
Накатал в протеусе, вроде правельным путем иду:
(Извините, но у Вас нет доступа в Галерею)
Стал потихоньку проект в квартус переносить, немогу даже частоту поделить, не работает делитель.
(Извините, но у Вас нет доступа в Галерею)

и добавил...
Вроде потихоньку получается. Одно пока не понимаю, почему при выборе любого генератора делителя, всегда светятся все диоды??
Как на логических эллементах сделать сравниватель?
проект в протеусе:(Извините, но у Вас нет доступа в Галерею)

[lgedmitry]

Как на логических эллементах сделать сравниватель?

Лёш, я в протеусе не очень. Нарисовал вот на дверном косяке: (Извините, но у Вас нет доступа в Галерею)




пойдёт?

и добавил...
Зы элемент И можно убрать нафик

[WolfTheGrey]

Да пойдет, только счетчик надо полностью обнулять, то можно потом получить неверные данные и сдвиг по фазе. Посидел над баночкой шпатлевки денек, покумекал... На бумаге накатал схемку с тригерами, с памятью, с проверкой на ошибки. Как правило, что намалевано на бумаге, то работает безотказно. Осталось в протеусе обкатать.
Еще хочу сделать буфер ожидания восходящего сигнала по lrclk перед i2s_spliterom.

Лёш, я в протеусе не очень

Протеус классная штука, пошагово можно посмотреть, что в схеме происходит. Не важно, цифровая схема или аналоговая.


Я вот что, хочу проконсультироваться: надо ли жать ресет на ад1853 при изменении конфигурации?  reset=0,  смена конфига, reset=1;

ps:мне уже самому интересно, что получится когда все закончу

[lgedmitry]

Да пойдет, только счетчик надо полностью обнулять,

Лёш, а у меня всё полностью, как раз и обнуляется.
Вот смари:
- при включеньи питанья интегрирующая цепочка R1C1 выдаст на миг единичку на выходе второго инвертора. При этом обнулятся все щётчики. (если оне конечно единицей обнуляются, а не нулём, что я и указал в схеме)
- когда С1 зарядится до порога включения второго инвертора - все щётчики разом начнут щитать.
- когда щётчик опорной частоты досчитает до единицы на своём последнем выходе - значение счётчика измеряемой частоты враз задублируется в регистр. Регистр работает по фронту. Фронт прошёл, а дальше ему пофик, чего там ещё счётчики по инерции насчитают.
- "инерция" будет длиться до тех пор, пока С1 не разрядится до порога срабатывания второго инвертора.
- далее - опять с пункта намбер ван
зы. Схема работоспособна только в случае, если время заряда (ну или разряда) R1C1 будет меньше, чем время, в течение которого на последнем выходе щётчика опорной частоты будет висеть единица.
ззы. Реальное значение замеренной частоты = (опорная частота/коэффициент пересчёта счётчика опорной частоты)*2*то, что защёлкнулось в регистре. Цифра 2 тут справедлива для случая, когда на выходе счётчика опорной частоты скважность импульсов равна двум. Если вышеупомянутый щётчик у тебя будет собран на К155ИЕ2, или К561ИЕ8, то цифра вместо двойки будет другая.

[WolfTheGrey]

Ой как все сложно, завтра еще раз перечитаю. Я думал что r+c удерживает еденичку по времени, чтоб память успела записать насчитанные данные, пока счетчики не обнулились. У меня этим будет заниматься супер-быстрая-ИЕ8.

Если вышеупомянутый счётчик у тебя будет собран на

мой счетчик будет собран на epm570 (микры уже пришли) с частотой выборки 5нс. Поэтому с деталями не мелочусь. У меня о другом голова болит: куда оставшиеся 430 вентилей деть?

Хочу узнать: надо ли жать ресет на ад1853 при изменении конфигурации?  reset=0,  смена конфига, reset=1;
чтоб под эти требования закончить рисовать на бумаге выхлоп и буфер, да начать обкатывать схемку в протеусе.


писи: Да, знаю что это все можно спокойненько написать на языке Verilog. Тем более я уже заканчиваю его начинать изучать. Просто этот изврат меня прикалывает;
Тем более попутно изучаю какие есть в природе логические элементы. бо два дня назад путал тригер с хором.

[WolfTheGrey]

По какой схеме надо разводить jtag переферию:
Программатор: usb-blaster,  чип: epm240

[WolfTheGrey]

Я так понимаю, что контакт TDI не фурычит? Потому что прога с плиской общается и на какие то модули получает ответ.
Впервые подключил ПЛИС, по сути о ней не знаю ничего. и не понимаю чего ей надо.
(Извините, но у Вас нет доступа в Галерею)

Уже всякие варианты с подтягивающими резисторами перепробовал, Все контакты прозвонил на обрыв. Осталось бубен достать и костер на полу разжечь.

и добавил...
(Извините, но у Вас нет доступа в Галерею)

[cu6apum]

Привет. Принимайте еще одного нуба.
Программить умею, логику знаю, но с ПЛМками работал последний раз в 1994 и вынес ощущение дикого ужаса от неудобства разработки и прошивки тогдашних монстров. Знаний не сохранилось. Возможно, и к лучшему: за 20 лет поменялось вообще всё.
Вопрос: ПЛИСин выпускается полтыщи разных. С какой начать самообучение?
Задача: сделать реклок для ЦАПы. На входе два гены: 45 и 49МГц, шина I2S с источника. На выходе - шина I2S для ЦАПы и синхра для источника, в зависимости от выбранного Fs, от 44.1 до 384кГц.
Какая самая простая ПЛМка справится? Спасибо за советы!

[xar]

Возможно, и к лучшему: за 20 лет поменялось вообще всё.

абсолютно верно.

С какой начать самообучение?

я бы посмотрел на Altera MAX-II. а конкретнее на самую дохленькую EPM240T100C5N. Есть много китайских китов для быстрого старта, как с минимальной обвязкой, так и более навороченных.

[cu6apum]

...самую дохленькую EPM240T100C5N. Есть много китайских китов для быстрого старта, как с минимальной обвязкой, так и более навороченных.

Спасибо. Ей 49МГц поделить не влом?

[xar]

cu6apum, да не должно быть .

и добавил...
ПЫСЫ у Дмитрия более ранние модельки используются вроде как

[cu6apum]

У Дмитрия Линкса я увидел EPM3064. Меня в ней радует корпусовка (зашил в программаторе, вынул из панельки, впаял в плату). Но evo board для нее как-то в продаже не видно. Получается, надо предусматривать jtag порт или паять свой прогер, а это уже задача для более опытных.
Ладно, неважно, важно начать сразу с верного чипа, чтобы тянул мою задачу.

[xar]

EPM3064

это поколение max3000, более старое, но достаточное. какое количество макроячеек понадобится сказать не могу, так что хватит конкретно это или нет - под вопросом.
на счет программатора - шьются они прямо в плате нынче. выше вон обсуждение на эту тему. то есть просто колодку в 10 пинов вывел и шьешь на лету.

[blindman]

сделать реклок для ЦАПы

от 44.1 до 384кГц

Для начала изучения поставь задачку попроще. Качественный реклок непростая задача. Если цель - изучать ПЛИС, надо начать с чего-то проще. Если решить конкретную задачу - может лучше к готовым решениям обратиться - они ведь существуют.

[cu6apum]

Андрей, кроме использованного в теме про куби ресивера, да дир9001, я ничего не встретил пока. Если есть - тыцкни меня мордочкой, пожалуйста: я замучился изобретать велосипеды.

и добавил...
Должно кушать 32/384 и DoP.

[xar]

cu6apum, а еще существуют готовые решения на тех же cpld

[blindman]

SRC4192/SRC4193?

[cu6apum]

cu6apum, а еще существуют готовые решения на тех же cpld

Покажи, умоляю. Я пока вот за полчаса нагуглил еще одну специализированную мелкосхему (оффтоп), TAS1020b, которая может работать не только USB-ресивером, но, как я понял, и гонять I2S из одного порта в другой с буферизацией. Однако применений ее в качестве реклока не нашел: придется опять самому пробивать колею...

[blindman]

Должно кушать 32/384 и DoP

йоп. Купи отладочную плату для ПЛИС и практикуйся на задачах попроще для начала. Просто чтобы понять что это такое и с чем его кушатью

[cu6apum]

Андрей, ты, похоже, меня не слушаешь. Мне не нужен ресемплер (переквантовщик), мне нужен всего лишь регистр (или маленькая фифо, выясню по ходу), в который/ую источник кладет данные, а ЦАПа забирает по клоку, который, в зависимости от Fs, делится из 45 или 49МГц. Всёооо, ничего сложного, в паре известных вещей такое вообще на рассыпухе сделано. Входы - два кварца, инфа о Fs, шина от источника. Выходы: шина к ЦАПе, клоки к ней и к источнику.

и добавил...
Плату купил. Месяц ждать...

[blindman]

Если все синхронно (от одного тактового генератора) - то все просто. Двойной буфер - 128 регистров. Хранение текущего состояния - еще 6. Делитель, в зависимости от тактовой частоты - еще штуки 4. Плюс всякие вспомогательные - ну пусть штук 16, в зависимости от функционала. Итого по минимуму, из альтеровских - EPM240

[cu6apum]

Если же источник (собственно, куби из соотв. топика) умеет отдавать данные по внешнему клоку, роль ПЛИСины вообще сводится к генерации нужных частот...

и добавил...
А! Пока я писал, ты уже конфиг сваял.  Да, всё синхронно, от одного кварца, только кварц выбирается внешней управлялкой.
Спасибо, ее и заказал только что.

и добавил...
Ох и повеселимся. Я сейчас на 91й странице из 355 талмуда Advanced FPGA Design: Architecture, Implementation, and Optimization. Уже черепушка жмет.

[Язычник]

В любом случае за месяц можно начать ковыряться в Квартусе или Максе. Что бы когда придет девелоперская платка уже было что в нее шить )))))

и добавил...
У меня  вопрос. На моей борде стоит кварц 20Мгц. Можно ли его заменить например на 50Мгц простым перепаиванием или нужно что-то еще? Естественно прошивочки придется свои править под новую частоту, но на самой борде возможно ли обойтись простой заменой кварца?

[xar]

за месяц можно начать ковыряться в Квартусе

аха. еще есть modelsim altera edition. можно неплохо отследить поведение получившейся "прошивки"

[Язычник]

Господа! У меня вопрос такой. Написал на  Verilog прошивку для индикации (светодиодами) режимов AD1853. В симуляторе все работает как швейцарские часы, в реале нифига. ТО ли лыжи не едут, то ли я .... Сам я конечно программист еще тот.. Так вот вопрос такой: возможно ли это из-за того, что я напрямую подавал BCLK на пины плисины? Может нужно было какой-то "согласователь" уровней перед этим поставить? Если да, то какой? Извините за детские вопросы, наверное в моем возрасте уже тяжеловато научиться таким вещам.
Спасибо заранее.

[blindman]

можно ли это из-за того, что я напрямую подавал BCLK на пины плисины? Может нужно было какой-то "согласователь" уровней перед этим поставить

Зависит от логических уровней BCLK и типа ПЛИС.

[Язычник]

Выход IIS с USB ресивера на СМ6331А ПЛИС EPM240 (3,3v) частота установленного кварца 20Мгц (его брал за основу при расчетах)

[xar]

вроде как нормально дрлжно быть. может проьлема в разнице фаз тактирования и входного сигнала, которой в симуляторе нет?

[Язычник]

Не совсем понял. У меня отсчет начинается с фронта сигнала тактирования (т.е. по фронту CLK)

[xar]

Язычник, опиши что напаял и что написал.  то гадать долго будем.

зыж. как тест напиши счетчик/делитель и попробуй поморгать поделенной частотой входного сигнала. увидишь сигнал заходит или нет

[Язычник]

Вот этот кусок (просто там еще муксер на два входа). После квартуса почему-то не отображаются русские комментарии, поэтому пришлось писать на нерусском (заранее приношу извинения за мой английский)

Извините, вам запрещён просмотр содержимого спойлеров.

А паять я ничего не паял. У меня платка с плисиной. Сигнал BCLK с CM6331А проводками.
За совет с делителем спасибо. Попробую.

[blindman]

Точно BCLK? bit clock? не LRCK?

[Язычник]

Да, извините, LRCLK. Просто сначала хотел использовать BCLK, но потом из-за сложности пересчета считал LRCLK, а обозначения остались.

[blindman]

1. Тактирование непосредственно от кварца, или еще делитель на 2 имеется? У меня получается, что константы соответствуют частоте clk_global 10 МГц
2. Слишком маленькая разница между константами для высоких частот. Я бы поделил LRCLK скажем на 4, соответственно окно для счетчика будет в 4 раза больше.  и проверял бы не равенство, а попадание в диапазон, скажем +- 1-2 единицы

[Язычник]

У меня получается, что константы соответствуют частоте clk_global 10 МГц

Может тут собака порылась? У меня кварц 20Мгц, он физически на 12 пине. Где же я ошибся с расчетом? Получается мне все значения надо умножить на 2?

[Язычник]

Спасибо большое всем, кто помогал, особенно blindman, за совет с делением чатсоты. Переписал весь проект (правда пока без муксера), теперь все работает. Все частоты срабатывают как надо, режимы переключаются.
Теперь вопрос. Сильно ли будет помеховать включение сей приблуды?

[Язычник]

Хотелось бы немного оптимизировать, так как на мой взгляд для такого простого действия слишком много ячеек. Например, можно ли как-то сократить код (ну и соответственно я надеюсь количество блоков) в месте где проверяется попадание в диапазон? У меня написано так:

Извините, вам запрещён просмотр содержимого спойлеров.

И второй вопрос. Как правильно подключить, что бы режимы переключались, и при этом плисина не помеховала в сигнал. Если до ADuM-ки, то как передавать "на ту сторону"? Если после, то насколько это "шумней"?. И что если питать алтьтеру от импульсного источника? Не привнесет ли это лишнего "геморроя" в сигнал?
Спасибо.

[cu6apum]

Язычник, может, вывалишь весь код сразу? Профи помогут, нубы поучатся.

[Язычник]

Да что-то как-то .... Из меня программер как из г...на пуля, боюсь засмеют, да и учиться у меня как-то нечему. Но мне не жалко

Извините, вам запрещён просмотр содержимого спойлеров.

Это только индикация и переключение (не через SPI) режимов. Муксер готов, но пока не собрал ресивер SPDIF/Toslink вроде не нужен. А так готовый лежит, написанный,  в симуляторе работало 

[xar]

в верилоге не разбираюсь к сожалению. но если подумать - для первого случая сравнить старшие биты с числом 788 отбросив младшие два бита. туда попадет еще вариант 788, но я думаю ничего страшного. но не со всеми варинатами такое прокатит конечно.

[cu6apum]

Балллиин, этот квартус только под форточки или линух... не знаю, чего мне хочется меньше, чинить виртуалку с форточками, или натягивать иксы на виртуалку с линухом...
Альтера приехала; до чего ж она многоногая-то!

[WolfTheGrey]

Для быдлокодинья изучения языка программирования с последующей за***чивания памяти проверкой кода на модели (сухой симмулятор пинов плис чето не катит, а во всяких шпротеусах плисок нет) подумываю прикупить платку на fpga  ep4ce10e22 за какихто 1600р
в кратце 10 тысяч вентилей, руки отвалятся столько кранов крутить  Еще из плюсов альтеровской fpga (читал в блогах марсахода) что можно организовать обратный ввод данных в компутер. Это может быть и логический анализатор, и прочие фитчи, которые стоят дофига денег, а тут бесплатно.

Есть другая проблемма, можно в придачу за каких то 1000р прикупить расширение демоплаты. Там аудио кодек WM8731S, еще
1)    High Speed USB2.0 Chip: CY7C68013A
2)    100M Ethernet interface:  DM9000A
3)    Sound Card up to 96kHz/32bit ADC/DAC : WM8731S
4)    SD Card socket
5)   VGA interface with 9 bit RGB.
6)  Two PC104 socket for easy expansion
7)  Can be easily connect to our EP2C8/EP2C5 core board

Вобще вам по жизни что ни будь из этого списка пригодилось

(Извините, но у Вас нет доступа в Галерею)

(Извините, но у Вас нет доступа в Галерею)

 

[cu6apum]

Хватай, не помешает. Столько периферии в одном флаконе за жалкую тыру!

[xar]

первый пункт нужен остальные вряд ли. еепромка на плате стоит или как?
а вообще - возьми платку на макс2. тебе за глаза для цапов.
 зыж. анализатор у всех почти есть и это не замена нормального.

[WolfTheGrey]

Про  MAX2 пишут что она CPLD, у них ограниченное количество записей. Да и мало ли чего захочу с плиской вытворять, тут как с микроконтраллерами, чем больше память тем лучше. И возможно 10 киловентилей это очень мало. Будет как атмега8, буду голову ломать как в ее крохотютельные мозги всунуть уарт, драйвер экрана и немножечько покодить.
Флешка памяти еть на 16 килобайт. Вот интересно, можно за 1700р купить всю такую расфуфыристую плату, но с 6тыс вентилями. Только ЕЕпром там стоит на 4 кб. Это значит чтро могу воспользоваться лишь 4 тыс вентилями??? для постояного хранения прошивки.

и добавил...
Вот такая пригляянулась 40 киловентилей! Плата фирмовая + шестислойка. Как считаете, 40 киловентилей это перебор, или уже немножечко недобор? Помню как Дмитрий выплескивал эмоции на форуме что купил плисы, а вентилей чуточку не хватило до чего то там дотянуть.
Вот содержимое:
ALTERA Cyclone Совет по развитию IV
FPGA                       : EP4CE40F23I7N
DDR_SDRAM : 512 BIT байт X 2 / или 64M X 2 ( CLK 200M / DDR400 )
DDR   адресные линии , линии передачи данных , линии управления являются независимыми друг от друга . Вы можете сделать пинг-понга операцию .
CFI_FLASH   : 128M BIT / или 16M   байт
SRAM                     : 256 X 16 / или 4M BIT
SPI_FLASH : M25P128 / 128M BIT ( Настройка   FPGA )
CLK_INPUT : 50MHZ , 27MHZ , 48MHz , и один пользователь вход CLK
Два интерфейса SMA , вы можете ввести CLK (вход Global CLK )
Два интерфейса SMA , вы можете выводить CLK ( PLL выводе , высокая 300MHZ )
Два ключа
бортовой 8 - бит LED светодиода
Вы можете пользователь I / O 120   или   LVDS 100 Ом   - / + 10 Ом

[xar]

WolfTheGrey, девайс надо брать такой, какого требует задача. иначе перебор с наворотами и ценой шоппц будет. цплд конечно менее гибкие, но и плюсов у них много. хотя бы то, что им не нужен внешний загрузчик.

и добавил...
по последней плате - куда потом с такой корпусовкой?))

[WolfTheGrey]

Люди, как прошить FPGA альтеру?
1- Вот написал простенький проект на верилоге светодиодами помигать. указал какие пины что делаают, откомпилировал.
2- как и с CPLD подключил плату по жтаг, залил прошивку.  не работает. В момент прошивки на плате загорается лампочка что идет запись, пишет что 100% залито, а не мигает ни чего.
2а - вычитал что перед прошивкой надо нажать nConfig, это обнулит прошивку и переведет кристалл в режим прошивания.   Все равно неработает.

3- решил прошить SPI_FLASH микра 25P28V6P (в мануале она описана как M25P128) Ее нет в настройках квартуса, там только EPCS*** EPCQ*** и ничего не подходит.


Не подскажите, где я видел статью в картинках пошаговая инструкция как подготовить и залить прошивку в постоянную память для FPGA альтеру, с описанием всех этих тонкостей.
Стоят: квартус_9, квартус_13.

и добавил...
ПЛИС EP4CE40F23I7
Если по Jtag заливать прошивку, то после успешной прошивки лампочка программирования гаснет. А тестовые светодиоды не мигают. Ведь в демопрошивке (которая залита во флеш память) светодиоды то дрыгаются как китайская елочная гирлянда.
Может набыдлокодил чего то не того?

Извините, вам запрещён просмотр содержимого спойлеров.

Но ведь компилятор не ругается?! должно же работать.

[xar]

WolfTheGrey, попробуй сначала в квартусе графически накидать тест. возможно что то забыл в плане инициализации?

и добавил...
а вообще - думаю тут не лучшее место для подобных вопросов 

[Язычник]

Алексей, а с чего ты решил, что это должно работать? Посмотри внимательно листинг. Мне кажется, исходя из логики работы устройства
else
        begin
         ints = ints + 1;
        end
должно выглядеть наверное так
else
                   begin
                          ints = ints+1;
                          leds <=leds;
                   end
И непонятно какое начальное значение leds (я имею ввиду это явно не видно)
И интересно будет ли работать в данном случае вместо
   if(leds == 3) leds <= 0;
   if(leds == 3) leds <= ~leds;
Хотя я конечно не шибко Копенгаген.

[WolfTheGrey]

Все работает, просто перепутал малость пины. Написано на плате Clocl_50 - AB11. А я эту тактовую частоту ожидал в пинах A11 и B11 Они тоже пины:глобального тактирования.

Строчка ниже, если заключена в оператор последовательного действия должна работать. Вот так я складываю массив светодиодов, и инвертирую его. Так как на плате логический ноль это + 2.5 вольта.
 begin 
   led <= led + 1;    
   leds <= ~led;
 end

[WolfTheGrey]

Дополню предыдущий ответ. Наткнулся на хорошую статью по верилог.  Особо убила вот эта строчка:

Операторы присваивания в Verilog делятся на блочное «=" и внеблочное «<=". Блочное присваивание выполняется сразу, в том месте, где оно встретилось, причем переменная меняет свое значение мгновенно и это может происходить неоднакратно в одной ветви алгоритма. Внеблочное присваивание изменяет значение переменной только в момент выхода из блока.

Сосвем другое понимание происходящих процессов, не правда ли?

И непонятно какое начальное значение leds (я имею ввиду это явно не видно)

В верилог все необьявленные переменные по умолчанию wire, все числа по умолчанию 0.

Закончил создавать проект "часы с кукушкой" Достойная реализация достойной платы 

[Язычник]

Приветствую опять всех в этой богом забытой теме ). Голову сломал, как определить с какой битностью передаются данные по I2S. Делал индикацию частоты сэмплирования, теперь решил вернуться к проекту и сделать индикацию битности. Но мозгов наверное не хватает. Дайте маячок господа,  не дайте заблудиться в темноте.

[WolfTheGrey]

Болеро

и добавил...
По сути сделать ФНЧ - и выводить на пин 24тый бит. Если он всегда О, то лампочка погасла.

[Язычник]

По сути сделать ФНЧ - и выводить на пин 24тый бит. Если он всегда О, то лампочка погасла.

Это в Болеро так сделано?

[WolfTheGrey]

Нет, это так сделать надо, если в прошивке есть триггеры. Типо цап в моно.
если триггеров нет, то придумал как из 16 вентилей все укатать.

Да и смотреть надо сразу с 17го по 24 бит. В 16битном потоке там все нули.

и добавил...
В болеро сама винда сообщает какой разряд данных идет, я так думаю.

[Язычник]

В 16битном потоке там все нули.

А ежели там "мусор"? Не факт (IMHO), что там нули.

[xar]

Битность i2s это количество тиков клока во время одного полупериода lr. Нули там или нет - не важно. Так что посчитать количество импульсов и сделать вывод.

и добавил...
Если же реальная картина интересна - тогда спрашивать у источника или методом Алексея, только надо думать когда стоит начать считать что пора переключить индикацию, чтоб в тихих моментах композиции не загоралась индикация 16бит

[Язычник]

Битность i2s это количество тиков клока во время одного полупериода lr.

Мне трудно понять специфический язык (тики, клоки... какие именно клоки). Можно немного более понятно?
Я это понял так:
Например  Fs=192000, чтобы узнать битность получается Nclk/2 , где Nclk = это количество тактов? (тиков) MCLK?, BCK? за период Fs
Я правильно понял?

[xar]

Битность i2s это количество тиков клока во время одного полупериода lr.

Мне трудно понять специфический язык (тики, клоки... какие именно клоки). Можно немного более понятно?
Я это понял так:
Например  Fs=192000, чтобы узнать битность получается Nclk/2 , где Nclk = это количество тактов? (тиков) MCLK?, BCK? за период Fs
Я правильно понял?

по спецификации i2s имеет три линии. WS, SCK и SD. SD это данные и нас не интересуют. SCK строб данных, WS - выборка слова (по фронту, по уровню - левый/правый каналы). так вот сколько стробов данных будет в каждом канале (пока WS не изменит уровень) столько бит в шине передается.

[Язычник]

так вот сколько стробов данных будет в каждом канале (пока WS не изменит уровень) столько бит в шине передается.

Я почему-то думал, что BCK (SCK) всегда равно 64*Fs (по 32 на канал) или 48*Fs. Но если применяется формат I2S64, то и количество тактов неизменно.

[WolfTheGrey]

Все на много проще, bclk, data lr. За пол периуда lr - bclk делает 32 такта.
В I2s_mode первый такт пустой, далее идет 16 или 24 такта даты, потом опять нули.
почему 16 регистров? Данные по клоку bclk постоянно загонять в эти сдвиговые регистры и В момент смены фронта lr - в этих регистраx будет хвост от даты. Если со второго бита по 10 - нули? То 16 бит.

В I2s нет мусора, или где то накосячено.

и добавил...

чтоб в тихих моментах композиции не загоралась индикация 16бит

тогда смотреть момент "mute"

[xar]

Но если применяется формат I2S64, то и количество тактов неизменно.

ты сам ответ дал. формат I2S 64 содержит в себе 32 бита на канал. а вот сколько в нем реальных данных - другой вопрос.

и добавил...

В I2s_mode первый такт пустой

не пустой, а от предыдущего семпла.

тогда смотреть момент "mute"

тихие моменты это не полная тишина

[Язычник]

а вот сколько в нем реальных данных - другой вопрос.

Так в этом и состоит задача. Все, что было сказано тобой выше я знаю. Меня интересует именно определение "реальной" битности потока данных.

[smarold]

Закончил создавать проект "часы с кукушкой"

По мне так чучело кукушки с нессиметричным мультивибратором на двух транзисторах куда эстетичнее